Parceria demonstra a viabilização dos chips de 5nm

6th June 2017
Source: IBM
Posted By : Enaie Azambuja
Parceria demonstra a viabilização dos chips de 5nm

Uma parceria da IBM, Samsung e da fabricante de semicondutores Globalfoundries, desenvolveu o primeiro processo em escala industrial que viabilizará a construção de processadores com transistores de silício de 5nm. Em menos de dois anos desde o desenvolvimento de um chip de teste de 7 nm, contendo 20 bilhões de transistores, a parceria abre o caminho para acomodar 30 bilhões de transistores em um chip do tamanho de uma unha.

O avanço consiste na viabilização de uma técnica conhecida como 'nanofolhas de silício' - ou nanolâminas de silício. Essas nanofolhas funcionam como a estrutura do transístor, em vez da arquitetura padrão chamada FinFET, que é o modelo atualmente utilizado pela indústria de semicondutores, incluindo a tecnologia de 7nm.

A tecnologia das nanolâminas de silício como base para os transistores prova que chips de 5nm são possíveis. Em comparação com a tecnologia de 10nm, já disponível no mercado, uma tecnologia 5nm baseada em nanolâminas promete oferecer uma melhoria de desempenho de até 40% considerando o mesmo gasto de energia, ou 75% de economia de energia em desempenho correspondente.

Esta melhoria, quando for viabilizada, ajudará a atender as demandas dos sistemas de inteligência artificial, realidade virtual e dispositivos móveis, ajudando a acelerar a computação cognitiva e outras aplicações intensivas em dados.

Já uma economia de energia da magnitude prevista pode significar que as baterias dos celulares e outros aparelhos móveis poderão durar de duas a três vezes mais do que os dispositivos atuais.

As nanolâminas de silício são fabricadas usando a mesma técnica de litografia ultravioleta extrema (EUV) utilizada para produzir o chip de 7nm e seus 20 bilhões de transistores. Com a litografia EUV, a largura das nanolâminas pode ser ajustada continuamente, tudo dentro de um único processo de fabricação.

A capacidade de ajuste em tempo de execução permite fazer uma sintonia fina de desempenho e potência para circuitos específicos - algo que não é possível com a arquitetura de transistores FinFET de hoje, limitada pela altura de sua "barbatana" (Fin Field Effect Transistor) - a porção de silício saliente que forma o transístor 3D.


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